Verilog验证工程师

任职条件：
（1）具有扎实的编程功底及独立完成开发任务的能力。
（2）熟练掌握Verilog语言编写规范。
（3）熟练使用VCS、Questasim、Verilator等仿真验证工具。
（4）具备较强的沟通能力与团队合作意识。

专业：
微电子、计算机科学与技术及相关专业。

教育水平：
一本及以上本科学历。

相关经验：
（1）有数据处理与标注经历者优先考虑。
（2）具备Verilog开发实践者优先考虑。
（3）了解处理器架构，熟悉5级流水线、乱序多发射机制者优先。

工作职责：
（1）代码验证。利用Verilator、VCS等仿真平台，构建TB测试环境，对生成的RTL代码进行功能正确性验证。
（2）验证环境构建。根据具体DUT模块搭建基于UVM的验证框架。
（3）Golden模块开发。使用SystemVerilog或高级编程语言，实现DUT对应的Golden参考模型。

知识技能：
（1）精通Verilog硬件描述语言，能够进行模块化设计，准确描述数字电路的结构与行为。
（2）熟悉Python编程语言的应用。

考核目标：
（1）Verilog验证通过率。

拟承担工作：
（1）负责项目中Verilog代码的验证工作